HDL – jz5.jp https://jz5.jp/category/hdl/ HDL の記事 ja Thu, 22 Oct 2026 05:39:54 GMT [SystemVerilog] bit の逆順並び替え、endian 変換 https://jz5.jp/2013/12/25/systemverilog-streaming-operators/ https://jz5.jp/2013/12/25/systemverilog-streaming-operators/ Wed, 25 Dec 2013 03:15:48 GMT hdl SystemVerilog では streaming operators という演算子が使え、bit の並びを逆順にしたり 指定した bit 単位で並び順を変えるのに使えます（回路記述に使えます）。 This file… [SystemVerilog] Motorola S-record 形式ファイルのリード https://jz5.jp/2013/12/08/systemverilog-motorola-s-record-file-read/ https://jz5.jp/2013/12/08/systemverilog-motorola-s-record-file-read/ Sun, 08 Dec 2013 03:12:02 GMT hdl SystemVerilog では string 型が使え、文字列操作もできるよ、という話です。 Motorola S-record 形式ファイルは、 モトローラ S レコードフォーマット などを参照。 こういったファイル… [Verilog] 特定の書式から値の読み取り、文字列から数値へ変換 $sscanf https://jz5.jp/2013/12/08/verilog-sscanf/ https://jz5.jp/2013/12/08/verilog-sscanf/ Sun, 08 Dec 2013 03:05:21 GMT hdl 特定の書式から値の読み取り、文字列から数値へ変換 "A = 0" など、ある書式に従った文字列から、必要な値を取得する方法です。 $sscanf を使えば、書式を指定して値を読み取れます。 "reg1 = 0xc0ffee" という文字列か… [Verilog] カウンタ作成とありがちなバグ https://jz5.jp/2013/12/03/verilog-counter/ https://jz5.jp/2013/12/03/verilog-counter/ Tue, 03 Dec 2013 03:16:58 GMT hdl Verilog HDL ネタは、講義とかで使われるようなのを書くとアクセスアップしたりするんだろうか。どんなのがいいかわからないけど。 今回は、カウンタ回路でありがちかもしれないバグの話。 0～max_count のカウンタ生成で次のような… [Verilog][SystemVerilog] bit 幅を指定しない整数リテラルの bit 幅 https://jz5.jp/2013/11/21/verilog-systemverilog-integer-constants/ https://jz5.jp/2013/11/21/verilog-systemverilog-integer-constants/ Thu, 21 Nov 2013 03:20:07 GMT hdl 数字のみ、bit 幅指定なしで進数表記ありの場合どちらも 32bit（以上）の bit 幅になります。 The number of bits that make up an unsized number (which is a simple… [Verilog][SystemVerilog] generate の使い方：for（genvar）・if・case で複数インスタンス https://jz5.jp/2013/11/19/verilog-systemverilog-loop-generate/ https://jz5.jp/2013/11/19/verilog-systemverilog-loop-generate/ Tue, 19 Nov 2013 03:00:37 GMT hdl Verilog 2001 から generate 構文を使って、module, assertion 等のインスタンスや、assign による接続などができます。ここではループを使った生成の話です。 for loop 構文を使って複数インスタ… [SystemVerilog] ターミナルコマンドを実行 $system https://jz5.jp/2013/11/14/systemverilog-system/ https://jz5.jp/2013/11/14/systemverilog-system/ Thu, 14 Nov 2013 02:58:52 GMT hdl システムタスク $system で C の system 関数を呼べます。 戻り値は system 関数の戻り値（int）のため、実行結果の文字列の取得などは直接できません（ファイルに出力してそれを読み取ることはできるけど……）。 システム… [Verilog] 最大値から必要な bit 幅を求める $clog2 https://jz5.jp/2013/11/13/verilog-clog2/ https://jz5.jp/2013/11/13/verilog-clog2/ Wed, 13 Nov 2013 10:24:07 GMT hdl システム関数 $clog2 が使えます。2 を底とする対数の天井関数の結果が得られます。 0〜N の値を表すのに必要な bit 幅は $clog2(N + 1) です。N 個の要素を指すインデックス（0〜N-1）なら $clog2(N) で… [SystemVerilog][SVA] アサーションの停止・再開 https://jz5.jp/2013/11/08/systemverilog-assertion-on-off/ https://jz5.jp/2013/11/08/systemverilog-assertion-on-off/ Fri, 08 Nov 2013 10:00:28 GMT hdl シミュレーション中、アサーション（assert, cover, assume）の開始・停止（有効・無効）をシステムタスクで制御できます。 [SystemVerilog] bit 幅の取得 $bits https://jz5.jp/2013/11/07/systemverilog-bits/ https://jz5.jp/2013/11/07/systemverilog-bits/ Thu, 07 Nov 2013 03:28:11 GMT hdl システム関数 $bits を使います。bit 幅 (integer) を返します。 4値の場合 1bit を返し、ツールの実装で実際に使われるメモリサイズではありません。 コンパイル時に値が決定されるものに使えます。そのため、reg, wi… [Verilog] $test$plusargs・$value$plusargs でシミュレーションにコマンドライン引数を渡す https://jz5.jp/2013/11/06/verilog-plusargs/ https://jz5.jp/2013/11/06/verilog-plusargs/ Wed, 06 Nov 2013 11:37:28 GMT hdl シミュレーターにコマンドライン引数を渡して、条件分岐などを行う方法。システムタスク $test$plusargs(string)、$value$plusargs(user_string, variable) を使う。 文… [Verilog] ファイルが存在するかチェック https://jz5.jp/2013/11/06/verilog-file-exists/ https://jz5.jp/2013/11/06/verilog-file-exists/ Wed, 06 Nov 2013 03:21:47 GMT hdl $fopen を使う感じかな。これだと Warning がツールによって表示されると思うけど。 This file contains hidden or bidirectional Unicode text that m… [Verilog] シミュレーション状態を保存、途中から再開 $save, $restart https://jz5.jp/2013/11/06/verilog-save-restart/ https://jz5.jp/2013/11/06/verilog-save-restart/ Wed, 06 Nov 2013 03:18:39 GMT hdl システムタスク $save("filename") でシミュレーションの状態をファイルに保存。 差分保存の $incsave("incremental_filename") もある。 $restart("filename") で再開。書くな…