SystemVerilog – jz5.jp https://jz5.jp/tag/systemverilog/ SystemVerilog の記事 ja Thu, 22 Oct 2026 05:39:56 GMT [SystemVerilog] bit の逆順並び替え、endian 変換 https://jz5.jp/2013/12/25/systemverilog-streaming-operators/ https://jz5.jp/2013/12/25/systemverilog-streaming-operators/ Wed, 25 Dec 2013 03:15:48 GMT hdl SystemVerilog では streaming operators という演算子が使え、bit の並びを逆順にしたり 指定した bit 単位で並び順を変えるのに使えます（回路記述に使えます）。 This file… [SystemVerilog] Motorola S-record 形式ファイルのリード https://jz5.jp/2013/12/08/systemverilog-motorola-s-record-file-read/ https://jz5.jp/2013/12/08/systemverilog-motorola-s-record-file-read/ Sun, 08 Dec 2013 03:12:02 GMT hdl SystemVerilog では string 型が使え、文字列操作もできるよ、という話です。 Motorola S-record 形式ファイルは、 モトローラ S レコードフォーマット などを参照。 こういったファイル… [Verilog][SystemVerilog] bit 幅を指定しない整数リテラルの bit 幅 https://jz5.jp/2013/11/21/verilog-systemverilog-integer-constants/ https://jz5.jp/2013/11/21/verilog-systemverilog-integer-constants/ Thu, 21 Nov 2013 03:20:07 GMT hdl 数字のみ、bit 幅指定なしで進数表記ありの場合どちらも 32bit（以上）の bit 幅になります。 The number of bits that make up an unsized number (which is a simple… [Verilog][SystemVerilog] generate の使い方：for（genvar）・if・case で複数インスタンス https://jz5.jp/2013/11/19/verilog-systemverilog-loop-generate/ https://jz5.jp/2013/11/19/verilog-systemverilog-loop-generate/ Tue, 19 Nov 2013 03:00:37 GMT hdl Verilog 2001 から generate 構文を使って、module, assertion 等のインスタンスや、assign による接続などができます。ここではループを使った生成の話です。 for loop 構文を使って複数インスタ… [SystemVerilog][SVA] アサーションの停止・再開 https://jz5.jp/2013/11/08/systemverilog-assertion-on-off/ https://jz5.jp/2013/11/08/systemverilog-assertion-on-off/ Fri, 08 Nov 2013 10:00:28 GMT hdl シミュレーション中、アサーション（assert, cover, assume）の開始・停止（有効・無効）をシステムタスクで制御できます。 [SystemVerilog] bit 幅の取得 $bits https://jz5.jp/2013/11/07/systemverilog-bits/ https://jz5.jp/2013/11/07/systemverilog-bits/ Thu, 07 Nov 2013 03:28:11 GMT hdl システム関数 $bits を使います。bit 幅 (integer) を返します。 4値の場合 1bit を返し、ツールの実装で実際に使われるメモリサイズではありません。 コンパイル時に値が決定されるものに使えます。そのため、reg, wi…