SystemVerilog
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[SystemVerilog] bit の逆順並び替え、endian 変換
SystemVerilog では streaming operators という演算子が使え、bit の並びを逆順にしたり 指定した bit 単位で並び順を変えるのに使えます（回路記述に使えます）。 This file…
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[SystemVerilog] Motorola S-record 形式ファイルのリード
SystemVerilog では string 型が使え、文字列操作もできるよ、という話です。 Motorola S-record 形式ファイルは、 モトローラ S レコードフォーマット などを参照。 こういったファイル…
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[Verilog][SystemVerilog] bit 幅を指定しない整数リテラルの bit 幅
数字のみ、bit 幅指定なしで進数表記ありの場合どちらも 32bit（以上）の bit 幅になります。 The number of bits that make up an unsized number (which is a simple…
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[Verilog][SystemVerilog] generate の使い方：for（genvar）・if・case で複数インスタンス
Verilog 2001 から generate 構文を使って、module, assertion 等のインスタンスや、assign による接続などができます。ここではループを使った生成の話です。 for loop 構文を使って複数インスタ…
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[SystemVerilog][SVA] アサーションの停止・再開
シミュレーション中、アサーション（assert, cover, assume）の開始・停止（有効・無効）をシステムタスクで制御できます。
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[SystemVerilog] bit 幅の取得 $bits
システム関数 $bits を使います。bit 幅 (integer) を返します。 4値の場合 1bit を返し、ツールの実装で実際に使われるメモリサイズではありません。 コンパイル時に値が決定されるものに使えます。そのため、reg, wi…
