[SystemVerilog] bit の逆順並び替え、endian 変換
SystemVerilog では streaming operators という演算子が使え、bit の並びを逆順にしたり 指定した bit...
「HDL」一覧
[SystemVerilog] Motorola S-record 形式ファイルのリード
SystemVerilog では string 型が使え、文字列操作もできるよ、という話です。 Motorola S-record 形式フ...
[Verilog] 特定の書式から値の読み取り、文字列から数値へ変換 $sscanf
特定の書式から値の読み取り、文字列から数値へ変換 ”A = 0" など、ある書式に従った文字列から、必要な値を取得する方法です。 $ss...
[Verilog] カウンタ作成とありがちなバグ
Verilog HDL ネタは、講義とかで使われるようなのを書くとアクセスアップしたりするんだろうか。どんなのがいいかわからないけど。 今...
[Verilog][SystemVerilog] bit 幅を指定しない整数リテラルの bit 幅
数字のみ、bit 幅指定なしで進数表記ありの場合どちらも 32bit（以上）の bit 幅になります。 The number o...
[Verilog][SystemVerilog] Loop generate による複数インスタンス
Verilog 2001 から generate 構文を使って、module, assertion 等のインスタンスや、assign による...
[SystemVerilog] ターミナルコマンドを実行 $system
システムタスク $system で C の sytem 関数を呼べます。 戻り値は sytem 関数の戻り値（int）のため、実行結果の文...
[Verilog] 最大値から必要な bit 幅を求める $clog2
システムタスク $clog2 が使えます。2 を底とする対数の天井関数の結果が得られます。 $clog2 の結果 + 1 が必要な bit...
[SystemVerilog][SVA] アサーションの停止・再開
シミュレーション中、アサーション（assert, cover, assume）の開始・停止（有効・無効）をシステムタスクで制御できます。 ...
[SystemVerilog] bit 幅の取得 $bits
システムタスク $bits を使います。bit 幅 (integer) を返します。 4値の場合 1bit を返し、ツールの実装で実際...
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