[Verilog][SystemVerilog] bit 幅を指定しない整数リテラルの bit 幅

2013/11/21 HDL

数字のみ、bit 幅指定なしで進数表記ありの場合どちらも 32bit（以上）の bit 幅になります。

The number of bits that make up an unsized number (which is a simple decimal number or a number without
the size specification) shall be at least 32.

32bit より大きい式で使うと bit 幅が拡張されます。ただ Verilog 1995 では、MSB の x, z は 32bit までしか拡張されないらしい。

SystemVerilog: An unsized single-bit value

SystemVerilog からは式の bit 幅に合わせて自動拡張するリテラル表記が追加されています。bit 幅と進数表記指定なしで「’」のみ付けて表記します。

‘0、’1 単独では 1bit 幅のようです。