SystemVerilog では streaming operators という演算子が使え、bit の並びを逆順にしたり 指定した bit 単位で並び順を変えるのに使えます（回路記述に使えます）。
{<<8{value}} は {<<byte{value}} のように定数または型が指定できます。<< が stream operator で << と >> があります。>> の場合、順番は変わらないのであまり使いどころがないかも。
いろいろな例は、IEEE Std 1800™-2012 の 11.4.14.2 Re-ordering of the generic stream にあります。